/** @file
  GPIO pins for MTL-SOC-M,

  Copyright (c) 2024, Intel Corporation. All rights reserved.<BR>
  SPDX-License-Identifier: BSD-2-Clause-Patent

@par Specification Reference:
**/

#ifndef _GPIO_PINS_MTL_SOC_H_
#define _GPIO_PINS_MTL_SOC_H_

#include <Register/GpioV2ChipsetId.h>
#include <GpioAcpiDefinesMtl.h>

#define GPIO_HID_MTL_SOC_M GPIO_VER6_SOC_M_ACPI_HID

//
// GPIO community indexes in controller
//
// Com 0
#define MTL_M_GPIO_PAD_COM_IDX_CPU       0
#define MTL_M_GPIO_PAD_COM_IDX_GPP_V     0
#define MTL_M_GPIO_PAD_COM_IDX_GPP_C     0
// Com 1
#define MTL_M_GPIO_PAD_COM_IDX_GPP_A     1
#define MTL_M_GPIO_PAD_COM_IDX_GPP_E     1
// Com 3
#define MTL_M_GPIO_PAD_COM_IDX_GPP_H     2
#define MTL_M_GPIO_PAD_COM_IDX_GPP_F     2
#define MTL_M_GPIO_PAD_COM_IDX_SPI_SYS   2
#define MTL_M_GPIO_PAD_COM_IDX_USB_THC   2
// Com 4
#define MTL_M_GPIO_PAD_COM_IDX_GPP_S     3
#define MTL_M_GPIO_PAD_COM_IDX_JTAG      3
// Com 5
#define MTL_M_GPIO_PAD_COM_IDX_GPP_B     4
#define MTL_M_GPIO_PAD_COM_IDX_GPP_D     4
#define MTL_M_GPIO_PAD_COM_IDX_VGPIO     4

//
// GPIO group indexes in communities
//
// Com 0
#define MTL_M_GPIO_PAD_GRP_IDX_CPU            0
#define MTL_M_GPIO_PAD_GRP_IDX_GPP_V          1
#define MTL_M_GPIO_PAD_GRP_IDX_GPP_C          2
// Com 1
#define MTL_M_GPIO_PAD_GRP_IDX_GPP_A          0
#define MTL_M_GPIO_PAD_GRP_IDX_GPP_E          1
// Com 3
#define MTL_M_GPIO_PAD_GRP_IDX_GPP_H          0
#define MTL_M_GPIO_PAD_GRP_IDX_GPP_F          1
#define MTL_M_GPIO_PAD_GRP_IDX_SPI_SYS        2
#define MTL_M_GPIO_PAD_GRP_IDX_USB_THC        3
// Com 4
#define MTL_M_GPIO_PAD_GRP_IDX_GPP_S          0
#define MTL_M_GPIO_PAD_GRP_IDX_JTAG           1
// Com 5
#define MTL_M_GPIO_PAD_GRP_IDX_GPP_B          0
#define MTL_M_GPIO_PAD_GRP_IDX_GPP_D          1
#define MTL_M_GPIO_PAD_GRP_IDX_VGPIO          2

//
// GPIO Group defines
//
// Com 0
#define GPIOV2_MTL_SOC_M_GROUP_CPU             GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_CPU, MTL_M_GPIO_PAD_GRP_IDX_CPU, 0xFF)
#define GPIOV2_MTL_SOC_M_GROUP_V               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_V, MTL_M_GPIO_PAD_GRP_IDX_GPP_V, 0xFF)
#define GPIOV2_MTL_SOC_M_GROUP_C               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_C, MTL_M_GPIO_PAD_GRP_IDX_GPP_C, 0xFF)
// Com 1
#define GPIOV2_MTL_SOC_M_GROUP_A               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_A, MTL_M_GPIO_PAD_GRP_IDX_GPP_A, 0xFF)
#define GPIOV2_MTL_SOC_M_GROUP_E               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_E, MTL_M_GPIO_PAD_GRP_IDX_GPP_E, 0xFF)
// Com 3
#define GPIOV2_MTL_SOC_M_GROUP_H               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_H, MTL_M_GPIO_PAD_GRP_IDX_GPP_H, 0xFF)
#define GPIOV2_MTL_SOC_M_GROUP_F               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_F, MTL_M_GPIO_PAD_GRP_IDX_GPP_F, 0xFF)
#define GPIOV2_MTL_SOC_M_GROUP_SPI             GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_SPI_SYS, MTL_M_GPIO_PAD_GRP_IDX_SPI_SYS, 0xFF)
#define GPIOV2_MTL_SOC_M_GROUP_USB             GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_USB_THC, MTL_M_GPIO_PAD_GRP_IDX_USB_THC, 0xFF)
// Com 4
#define GPIOV2_MTL_SOC_M_GROUP_S               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_S, MTL_M_GPIO_PAD_GRP_IDX_GPP_S, 0xFF)
#define GPIOV2_MTL_SOC_M_GROUP_MBPB            GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_JTAG, MTL_M_GPIO_PAD_GRP_IDX_JTAG, 0xFF)
// Com 5
#define GPIOV2_MTL_SOC_M_GROUP_B               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_B, MTL_M_GPIO_PAD_GRP_IDX_GPP_B, 0xFF)
#define GPIOV2_MTL_SOC_M_GROUP_D               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_D, MTL_M_GPIO_PAD_GRP_IDX_GPP_D, 0xFF)
#define GPIOV2_MTL_SOC_M_GROUP_VGPIO           GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_VGPIO, MTL_M_GPIO_PAD_GRP_IDX_VGPIO,  0xFF)

//
// GPIO PAD defines
//
// Com 0
#define GPIOV2_MTL_SOC_M_CPU_PECI              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_CPU, MTL_M_GPIO_PAD_GRP_IDX_CPU, 0)
#define GPIOV2_MTL_SOC_M_CPU_RESET_B           GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_CPU, MTL_M_GPIO_PAD_GRP_IDX_CPU, 1)
#define GPIOV2_MTL_SOC_M_CPU_SOUT              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_CPU, MTL_M_GPIO_PAD_GRP_IDX_CPU, 2)
#define GPIOV2_MTL_SOC_M_CPU_SCK               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_CPU, MTL_M_GPIO_PAD_GRP_IDX_CPU, 3)
#define GPIOV2_MTL_SOC_M_CPU_ALERT_B           GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_CPU, MTL_M_GPIO_PAD_GRP_IDX_CPU, 4)

#define GPIOV2_MTL_SOC_M_GPP_V0                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_V, MTL_M_GPIO_PAD_GRP_IDX_GPP_V, 0)
#define GPIOV2_MTL_SOC_M_GPP_V1                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_V, MTL_M_GPIO_PAD_GRP_IDX_GPP_V, 1)
#define GPIOV2_MTL_SOC_M_GPP_V2                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_V, MTL_M_GPIO_PAD_GRP_IDX_GPP_V, 2)
#define GPIOV2_MTL_SOC_M_GPP_V3                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_V, MTL_M_GPIO_PAD_GRP_IDX_GPP_V, 3)
#define GPIOV2_MTL_SOC_M_GPP_V4                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_V, MTL_M_GPIO_PAD_GRP_IDX_GPP_V, 4)
#define GPIOV2_MTL_SOC_M_GPP_V5                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_V, MTL_M_GPIO_PAD_GRP_IDX_GPP_V, 5)
#define GPIOV2_MTL_SOC_M_GPP_V6                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_V, MTL_M_GPIO_PAD_GRP_IDX_GPP_V, 6)
#define GPIOV2_MTL_SOC_M_GPP_V7                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_V, MTL_M_GPIO_PAD_GRP_IDX_GPP_V, 7)
#define GPIOV2_MTL_SOC_M_GPP_V8                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_V, MTL_M_GPIO_PAD_GRP_IDX_GPP_V, 8)
#define GPIOV2_MTL_SOC_M_GPP_V9                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_V, MTL_M_GPIO_PAD_GRP_IDX_GPP_V, 9)
#define GPIOV2_MTL_SOC_M_GPP_V10               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_V, MTL_M_GPIO_PAD_GRP_IDX_GPP_V, 10)
#define GPIOV2_MTL_SOC_M_GPP_V11               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_V, MTL_M_GPIO_PAD_GRP_IDX_GPP_V, 11)
#define GPIOV2_MTL_SOC_M_GPP_V12               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_V, MTL_M_GPIO_PAD_GRP_IDX_GPP_V, 12)
#define GPIOV2_MTL_SOC_M_GPP_V13               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_V, MTL_M_GPIO_PAD_GRP_IDX_GPP_V, 13)
#define GPIOV2_MTL_SOC_M_GPP_V14               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_V, MTL_M_GPIO_PAD_GRP_IDX_GPP_V, 14)
#define GPIOV2_MTL_SOC_M_GPP_V15               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_V, MTL_M_GPIO_PAD_GRP_IDX_GPP_V, 15)
#define GPIOV2_MTL_SOC_M_GPP_V16               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_V, MTL_M_GPIO_PAD_GRP_IDX_GPP_V, 16)
#define GPIOV2_MTL_SOC_M_GPP_V17               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_V, MTL_M_GPIO_PAD_GRP_IDX_GPP_V, 17)
#define GPIOV2_MTL_SOC_M_GPP_V18               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_V, MTL_M_GPIO_PAD_GRP_IDX_GPP_V, 18)
#define GPIOV2_MTL_SOC_M_GPP_V19               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_V, MTL_M_GPIO_PAD_GRP_IDX_GPP_V, 19)
#define GPIOV2_MTL_SOC_M_GPP_V20               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_V, MTL_M_GPIO_PAD_GRP_IDX_GPP_V, 20)
#define GPIOV2_MTL_SOC_M_GPP_V21               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_V, MTL_M_GPIO_PAD_GRP_IDX_GPP_V, 21)
#define GPIOV2_MTL_SOC_M_GPP_V22               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_V, MTL_M_GPIO_PAD_GRP_IDX_GPP_V, 22)
#define GPIOV2_MTL_SOC_M_GPP_V23               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_V, MTL_M_GPIO_PAD_GRP_IDX_GPP_V, 23)

#define GPIOV2_MTL_SOC_M_GPP_C0                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_C, MTL_M_GPIO_PAD_GRP_IDX_GPP_C, 0)
#define GPIOV2_MTL_SOC_M_GPP_C1                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_C, MTL_M_GPIO_PAD_GRP_IDX_GPP_C, 1)
#define GPIOV2_MTL_SOC_M_GPP_C2                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_C, MTL_M_GPIO_PAD_GRP_IDX_GPP_C, 2)
#define GPIOV2_MTL_SOC_M_GPP_C3                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_C, MTL_M_GPIO_PAD_GRP_IDX_GPP_C, 3)
#define GPIOV2_MTL_SOC_M_GPP_C4                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_C, MTL_M_GPIO_PAD_GRP_IDX_GPP_C, 4)
#define GPIOV2_MTL_SOC_M_GPP_C5                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_C, MTL_M_GPIO_PAD_GRP_IDX_GPP_C, 5)
#define GPIOV2_MTL_SOC_M_GPP_C6                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_C, MTL_M_GPIO_PAD_GRP_IDX_GPP_C, 6)
#define GPIOV2_MTL_SOC_M_GPP_C7                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_C, MTL_M_GPIO_PAD_GRP_IDX_GPP_C, 7)
#define GPIOV2_MTL_SOC_M_GPP_C8                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_C, MTL_M_GPIO_PAD_GRP_IDX_GPP_C, 8)
#define GPIOV2_MTL_SOC_M_GPP_C9                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_C, MTL_M_GPIO_PAD_GRP_IDX_GPP_C, 9)
#define GPIOV2_MTL_SOC_M_GPP_C10               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_C, MTL_M_GPIO_PAD_GRP_IDX_GPP_C, 10)
#define GPIOV2_MTL_SOC_M_GPP_C11               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_C, MTL_M_GPIO_PAD_GRP_IDX_GPP_C, 11)
#define GPIOV2_MTL_SOC_M_GPP_C12               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_C, MTL_M_GPIO_PAD_GRP_IDX_GPP_C, 12)
#define GPIOV2_MTL_SOC_M_GPP_C13               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_C, MTL_M_GPIO_PAD_GRP_IDX_GPP_C, 13)
#define GPIOV2_MTL_SOC_M_GPP_C14               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_C, MTL_M_GPIO_PAD_GRP_IDX_GPP_C, 14)
#define GPIOV2_MTL_SOC_M_GPP_C15               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_C, MTL_M_GPIO_PAD_GRP_IDX_GPP_C, 15)
#define GPIOV2_MTL_SOC_M_GPP_C16               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_C, MTL_M_GPIO_PAD_GRP_IDX_GPP_C, 16)
#define GPIOV2_MTL_SOC_M_GPP_C17               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_C, MTL_M_GPIO_PAD_GRP_IDX_GPP_C, 17)
#define GPIOV2_MTL_SOC_M_GPP_C18               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_C, MTL_M_GPIO_PAD_GRP_IDX_GPP_C, 18)
#define GPIOV2_MTL_SOC_M_GPP_C19               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_C, MTL_M_GPIO_PAD_GRP_IDX_GPP_C, 19)
#define GPIOV2_MTL_SOC_M_GPP_C20               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_C, MTL_M_GPIO_PAD_GRP_IDX_GPP_C, 20)
#define GPIOV2_MTL_SOC_M_GPP_C21               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_C, MTL_M_GPIO_PAD_GRP_IDX_GPP_C, 21)
#define GPIOV2_MTL_SOC_M_GPP_C22               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_C, MTL_M_GPIO_PAD_GRP_IDX_GPP_C, 22)
#define GPIOV2_MTL_SOC_M_GPP_C23               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_C, MTL_M_GPIO_PAD_GRP_IDX_GPP_C, 23)

// Com 1
#define GPIOV2_MTL_SOC_M_GPP_A0                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_A, MTL_M_GPIO_PAD_GRP_IDX_GPP_A, 0)
#define GPIOV2_MTL_SOC_M_GPP_A1                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_A, MTL_M_GPIO_PAD_GRP_IDX_GPP_A, 1)
#define GPIOV2_MTL_SOC_M_GPP_A2                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_A, MTL_M_GPIO_PAD_GRP_IDX_GPP_A, 2)
#define GPIOV2_MTL_SOC_M_GPP_A3                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_A, MTL_M_GPIO_PAD_GRP_IDX_GPP_A, 3)
#define GPIOV2_MTL_SOC_M_GPP_A4                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_A, MTL_M_GPIO_PAD_GRP_IDX_GPP_A, 4)
#define GPIOV2_MTL_SOC_M_GPP_A5                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_A, MTL_M_GPIO_PAD_GRP_IDX_GPP_A, 5)
#define GPIOV2_MTL_SOC_M_GPP_A6                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_A, MTL_M_GPIO_PAD_GRP_IDX_GPP_A, 6)
#define GPIOV2_MTL_SOC_M_GPP_A7                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_A, MTL_M_GPIO_PAD_GRP_IDX_GPP_A, 7)
#define GPIOV2_MTL_SOC_M_GPP_A8                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_A, MTL_M_GPIO_PAD_GRP_IDX_GPP_A, 8)
#define GPIOV2_MTL_SOC_M_GPP_A9                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_A, MTL_M_GPIO_PAD_GRP_IDX_GPP_A, 9)
#define GPIOV2_MTL_SOC_M_GPP_A10               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_A, MTL_M_GPIO_PAD_GRP_IDX_GPP_A, 10)
#define GPIOV2_MTL_SOC_M_GPP_A11               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_A, MTL_M_GPIO_PAD_GRP_IDX_GPP_A, 11)
#define GPIOV2_MTL_SOC_M_GPP_A12               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_A, MTL_M_GPIO_PAD_GRP_IDX_GPP_A, 12)
#define GPIOV2_MTL_SOC_M_GPP_A13               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_A, MTL_M_GPIO_PAD_GRP_IDX_GPP_A, 13)
#define GPIOV2_MTL_SOC_M_GPP_A14               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_A, MTL_M_GPIO_PAD_GRP_IDX_GPP_A, 14)
#define GPIOV2_MTL_SOC_M_GPP_A15               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_A, MTL_M_GPIO_PAD_GRP_IDX_GPP_A, 15)
#define GPIOV2_MTL_SOC_M_GPP_A16               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_A, MTL_M_GPIO_PAD_GRP_IDX_GPP_A, 16)
#define GPIOV2_MTL_SOC_M_GPP_A17               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_A, MTL_M_GPIO_PAD_GRP_IDX_GPP_A, 17)
#define GPIOV2_MTL_SOC_M_GPP_A18               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_A, MTL_M_GPIO_PAD_GRP_IDX_GPP_A, 18)
#define GPIOV2_MTL_SOC_M_GPP_A19               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_A, MTL_M_GPIO_PAD_GRP_IDX_GPP_A, 19)
#define GPIOV2_MTL_SOC_M_GPP_A20               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_A, MTL_M_GPIO_PAD_GRP_IDX_GPP_A, 20)
#define GPIOV2_MTL_SOC_M_GPP_A21               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_A, MTL_M_GPIO_PAD_GRP_IDX_GPP_A, 21)
#define GPIOV2_MTL_SOC_M_GPP_A22               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_A, MTL_M_GPIO_PAD_GRP_IDX_GPP_A, 22)
#define GPIOV2_MTL_SOC_M_GPP_A23               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_A, MTL_M_GPIO_PAD_GRP_IDX_GPP_A, 23)
#define GPIOV2_MTL_SOC_M_ESPI_CLK_LOOPBK       GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_A, MTL_M_GPIO_PAD_GRP_IDX_GPP_A, 24)

#define GPIOV2_MTL_SOC_M_GPP_E0                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_E, MTL_M_GPIO_PAD_GRP_IDX_GPP_E, 0)
#define GPIOV2_MTL_SOC_M_GPP_E1                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_E, MTL_M_GPIO_PAD_GRP_IDX_GPP_E, 1)
#define GPIOV2_MTL_SOC_M_GPP_E2                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_E, MTL_M_GPIO_PAD_GRP_IDX_GPP_E, 2)
#define GPIOV2_MTL_SOC_M_GPP_E3                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_E, MTL_M_GPIO_PAD_GRP_IDX_GPP_E, 3)
#define GPIOV2_MTL_SOC_M_GPP_E4                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_E, MTL_M_GPIO_PAD_GRP_IDX_GPP_E, 4)
#define GPIOV2_MTL_SOC_M_GPP_E5                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_E, MTL_M_GPIO_PAD_GRP_IDX_GPP_E, 5)
#define GPIOV2_MTL_SOC_M_GPP_E6                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_E, MTL_M_GPIO_PAD_GRP_IDX_GPP_E, 6)
#define GPIOV2_MTL_SOC_M_GPP_E7                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_E, MTL_M_GPIO_PAD_GRP_IDX_GPP_E, 7)
#define GPIOV2_MTL_SOC_M_GPP_E8                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_E, MTL_M_GPIO_PAD_GRP_IDX_GPP_E, 8)
#define GPIOV2_MTL_SOC_M_GPP_E9                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_E, MTL_M_GPIO_PAD_GRP_IDX_GPP_E, 9)
#define GPIOV2_MTL_SOC_M_GPP_E10               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_E, MTL_M_GPIO_PAD_GRP_IDX_GPP_E, 10)
#define GPIOV2_MTL_SOC_M_GPP_E11               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_E, MTL_M_GPIO_PAD_GRP_IDX_GPP_E, 11)
#define GPIOV2_MTL_SOC_M_GPP_E12               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_E, MTL_M_GPIO_PAD_GRP_IDX_GPP_E, 12)
#define GPIOV2_MTL_SOC_M_GPP_E13               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_E, MTL_M_GPIO_PAD_GRP_IDX_GPP_E, 13)
#define GPIOV2_MTL_SOC_M_GPP_E14               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_E, MTL_M_GPIO_PAD_GRP_IDX_GPP_E, 14)
#define GPIOV2_MTL_SOC_M_GPP_E15               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_E, MTL_M_GPIO_PAD_GRP_IDX_GPP_E, 15)
#define GPIOV2_MTL_SOC_M_GPP_E16               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_E, MTL_M_GPIO_PAD_GRP_IDX_GPP_E, 16)
#define GPIOV2_MTL_SOC_M_GPP_E17               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_E, MTL_M_GPIO_PAD_GRP_IDX_GPP_E, 17)
#define GPIOV2_MTL_SOC_M_GPP_E18               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_E, MTL_M_GPIO_PAD_GRP_IDX_GPP_E, 18)
#define GPIOV2_MTL_SOC_M_GPP_E19               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_E, MTL_M_GPIO_PAD_GRP_IDX_GPP_E, 19)
#define GPIOV2_MTL_SOC_M_GPP_E20               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_E, MTL_M_GPIO_PAD_GRP_IDX_GPP_E, 20)
#define GPIOV2_MTL_SOC_M_GPP_E21               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_E, MTL_M_GPIO_PAD_GRP_IDX_GPP_E, 21)
#define GPIOV2_MTL_SOC_M_GPP_E22               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_E, MTL_M_GPIO_PAD_GRP_IDX_GPP_E, 22)
#define GPIOV2_MTL_SOC_M_GPP_E23               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_E, MTL_M_GPIO_PAD_GRP_IDX_GPP_E, 23)
#define GPIOV2_MTL_SOC_M_THC0_GPSI0_CLK_LOOPBK GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_E, MTL_M_GPIO_PAD_GRP_IDX_GPP_E, 24)

// Com 3
#define GPIOV2_MTL_SOC_M_GPP_H0                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_H, MTL_M_GPIO_PAD_GRP_IDX_GPP_H, 0)
#define GPIOV2_MTL_SOC_M_GPP_H1                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_H, MTL_M_GPIO_PAD_GRP_IDX_GPP_H, 1)
#define GPIOV2_MTL_SOC_M_GPP_H2                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_H, MTL_M_GPIO_PAD_GRP_IDX_GPP_H, 2)
#define GPIOV2_MTL_SOC_M_GPP_H3                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_H, MTL_M_GPIO_PAD_GRP_IDX_GPP_H, 3)
#define GPIOV2_MTL_SOC_M_GPP_H4                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_H, MTL_M_GPIO_PAD_GRP_IDX_GPP_H, 4)
#define GPIOV2_MTL_SOC_M_GPP_H5                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_H, MTL_M_GPIO_PAD_GRP_IDX_GPP_H, 5)
#define GPIOV2_MTL_SOC_M_GPP_H6                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_H, MTL_M_GPIO_PAD_GRP_IDX_GPP_H, 6)
#define GPIOV2_MTL_SOC_M_GPP_H7                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_H, MTL_M_GPIO_PAD_GRP_IDX_GPP_H, 7)
#define GPIOV2_MTL_SOC_M_GPP_H8                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_H, MTL_M_GPIO_PAD_GRP_IDX_GPP_H, 8)
#define GPIOV2_MTL_SOC_M_GPP_H9                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_H, MTL_M_GPIO_PAD_GRP_IDX_GPP_H, 9)
#define GPIOV2_MTL_SOC_M_GPP_H10               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_H, MTL_M_GPIO_PAD_GRP_IDX_GPP_H, 10)
#define GPIOV2_MTL_SOC_M_GPP_H11               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_H, MTL_M_GPIO_PAD_GRP_IDX_GPP_H, 11)
#define GPIOV2_MTL_SOC_M_GPP_H12               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_H, MTL_M_GPIO_PAD_GRP_IDX_GPP_H, 12)
#define GPIOV2_MTL_SOC_M_GPP_H13               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_H, MTL_M_GPIO_PAD_GRP_IDX_GPP_H, 13)
#define GPIOV2_MTL_SOC_M_GPP_H14               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_H, MTL_M_GPIO_PAD_GRP_IDX_GPP_H, 14)
#define GPIOV2_MTL_SOC_M_GPP_H15               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_H, MTL_M_GPIO_PAD_GRP_IDX_GPP_H, 15)
#define GPIOV2_MTL_SOC_M_GPP_H16               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_H, MTL_M_GPIO_PAD_GRP_IDX_GPP_H, 16)
#define GPIOV2_MTL_SOC_M_GPP_H17               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_H, MTL_M_GPIO_PAD_GRP_IDX_GPP_H, 17)
#define GPIOV2_MTL_SOC_M_GPP_H18               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_H, MTL_M_GPIO_PAD_GRP_IDX_GPP_H, 18)
#define GPIOV2_MTL_SOC_M_GPP_H19               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_H, MTL_M_GPIO_PAD_GRP_IDX_GPP_H, 19)
#define GPIOV2_MTL_SOC_M_GPP_H20               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_H, MTL_M_GPIO_PAD_GRP_IDX_GPP_H, 20)
#define GPIOV2_MTL_SOC_M_GPP_H21               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_H, MTL_M_GPIO_PAD_GRP_IDX_GPP_H, 21)
#define GPIOV2_MTL_SOC_M_GPP_H22               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_H, MTL_M_GPIO_PAD_GRP_IDX_GPP_H, 22)
#define GPIOV2_MTL_SOC_M_GPP_H23               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_H, MTL_M_GPIO_PAD_GRP_IDX_GPP_H, 23)
#define GPIOV2_MTL_SOC_M_LPI3C1_CLK_LOOPBK     GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_H, MTL_M_GPIO_PAD_GRP_IDX_GPP_H, 24)
#define GPIOV2_MTL_SOC_M_LPI3C0_CLK_LOOPBK     GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_H, MTL_M_GPIO_PAD_GRP_IDX_GPP_H, 25)

#define GPIOV2_MTL_SOC_M_GPP_F0                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_F, MTL_M_GPIO_PAD_GRP_IDX_GPP_F, 0)
#define GPIOV2_MTL_SOC_M_GPP_F1                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_F, MTL_M_GPIO_PAD_GRP_IDX_GPP_F, 1)
#define GPIOV2_MTL_SOC_M_GPP_F2                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_F, MTL_M_GPIO_PAD_GRP_IDX_GPP_F, 2)
#define GPIOV2_MTL_SOC_M_GPP_F3                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_F, MTL_M_GPIO_PAD_GRP_IDX_GPP_F, 3)
#define GPIOV2_MTL_SOC_M_GPP_F4                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_F, MTL_M_GPIO_PAD_GRP_IDX_GPP_F, 4)
#define GPIOV2_MTL_SOC_M_GPP_F5                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_F, MTL_M_GPIO_PAD_GRP_IDX_GPP_F, 5)
#define GPIOV2_MTL_SOC_M_GPP_F6                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_F, MTL_M_GPIO_PAD_GRP_IDX_GPP_F, 6)
#define GPIOV2_MTL_SOC_M_GPP_F7                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_F, MTL_M_GPIO_PAD_GRP_IDX_GPP_F, 7)
#define GPIOV2_MTL_SOC_M_GPP_F8                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_F, MTL_M_GPIO_PAD_GRP_IDX_GPP_F, 8)
#define GPIOV2_MTL_SOC_M_GPP_F9                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_F, MTL_M_GPIO_PAD_GRP_IDX_GPP_F, 9)
#define GPIOV2_MTL_SOC_M_GPP_F10               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_F, MTL_M_GPIO_PAD_GRP_IDX_GPP_F, 10)
#define GPIOV2_MTL_SOC_M_GPP_F11               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_F, MTL_M_GPIO_PAD_GRP_IDX_GPP_F, 11)
#define GPIOV2_MTL_SOC_M_GPP_F12               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_F, MTL_M_GPIO_PAD_GRP_IDX_GPP_F, 12)
#define GPIOV2_MTL_SOC_M_GPP_F13               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_F, MTL_M_GPIO_PAD_GRP_IDX_GPP_F, 13)
#define GPIOV2_MTL_SOC_M_GPP_F14               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_F, MTL_M_GPIO_PAD_GRP_IDX_GPP_F, 14)
#define GPIOV2_MTL_SOC_M_GPP_F15               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_F, MTL_M_GPIO_PAD_GRP_IDX_GPP_F, 15)
#define GPIOV2_MTL_SOC_M_GPP_F16               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_F, MTL_M_GPIO_PAD_GRP_IDX_GPP_F, 16)
#define GPIOV2_MTL_SOC_M_GPP_F17               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_F, MTL_M_GPIO_PAD_GRP_IDX_GPP_F, 17)
#define GPIOV2_MTL_SOC_M_GPP_F18               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_F, MTL_M_GPIO_PAD_GRP_IDX_GPP_F, 18)
#define GPIOV2_MTL_SOC_M_GPP_F19               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_F, MTL_M_GPIO_PAD_GRP_IDX_GPP_F, 19)
#define GPIOV2_MTL_SOC_M_GPP_F20               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_F, MTL_M_GPIO_PAD_GRP_IDX_GPP_F, 20)
#define GPIOV2_MTL_SOC_M_GPP_F21               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_F, MTL_M_GPIO_PAD_GRP_IDX_GPP_F, 21)
#define GPIOV2_MTL_SOC_M_GPP_F22               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_F, MTL_M_GPIO_PAD_GRP_IDX_GPP_F, 22)
#define GPIOV2_MTL_SOC_M_GPP_F23               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_F, MTL_M_GPIO_PAD_GRP_IDX_GPP_F, 23)
#define GPIOV2_MTL_SOC_M_THC1_GSPI1_CLK_LOOPBK GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_F, MTL_M_GPIO_PAD_GRP_IDX_GPP_F, 24)
#define GPIOV2_MTL_SOC_M_GSPI0A_CLK_LOOPBK     GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_F, MTL_M_GPIO_PAD_GRP_IDX_GPP_F, 25)

#define GPIOV2_MTL_SOC_M_SPI0_IO2              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_SPI_SYS, MTL_M_GPIO_PAD_GRP_IDX_SPI_SYS, 0)
#define GPIOV2_MTL_SOC_M_SPI0_IO3              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_SPI_SYS, MTL_M_GPIO_PAD_GRP_IDX_SPI_SYS, 1)
#define GPIOV2_MTL_SOC_M_SPI0_MOSI_IO_0        GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_SPI_SYS, MTL_M_GPIO_PAD_GRP_IDX_SPI_SYS, 2)
#define GPIOV2_MTL_SOC_M_SPI0_MISO_IO_0        GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_SPI_SYS, MTL_M_GPIO_PAD_GRP_IDX_SPI_SYS, 3)
#define GPIOV2_MTL_SOC_M_SPI0_TPM_CS_B         GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_SPI_SYS, MTL_M_GPIO_PAD_GRP_IDX_SPI_SYS, 4)
#define GPIOV2_MTL_SOC_M_SPI0_FLASH_0_CS_B     GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_SPI_SYS, MTL_M_GPIO_PAD_GRP_IDX_SPI_SYS, 5)
#define GPIOV2_MTL_SOC_M_SPI0_FLASH_1_CS_B     GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_SPI_SYS, MTL_M_GPIO_PAD_GRP_IDX_SPI_SYS, 6)
#define GPIOV2_MTL_SOC_M_SPI0_CLK              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_SPI_SYS, MTL_M_GPIO_PAD_GRP_IDX_SPI_SYS, 7)
#define GPIOV2_MTL_SOC_M_BKLTEN                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_SPI_SYS, MTL_M_GPIO_PAD_GRP_IDX_SPI_SYS, 8)
#define GPIOV2_MTL_SOC_M_BKLTCTL               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_SPI_SYS, MTL_M_GPIO_PAD_GRP_IDX_SPI_SYS, 9)
#define GPIOV2_MTL_SOC_M_VDDEN                 GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_SPI_SYS, MTL_M_GPIO_PAD_GRP_IDX_SPI_SYS, 10)
#define GPIOV2_MTL_SOC_M_SYS_PWROK             GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_SPI_SYS, MTL_M_GPIO_PAD_GRP_IDX_SPI_SYS, 11)
#define GPIOV2_MTL_SOC_M_SYS_RESET_B           GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_SPI_SYS, MTL_M_GPIO_PAD_GRP_IDX_SPI_SYS, 12)
#define GPIOV2_MTL_SOC_M_MLK_RST_B             GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_SPI_SYS, MTL_M_GPIO_PAD_GRP_IDX_SPI_SYS, 13)
#define GPIOV2_MTL_SOC_M_SPI0_CLK_LOOPBK       GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_SPI_SYS, MTL_M_GPIO_PAD_GRP_IDX_SPI_SYS, 14)

#define GPIOV2_MTL_SOC_M_USB_0                 GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_USB_THC, MTL_M_GPIO_PAD_GRP_IDX_USB_THC, 0)
#define GPIOV2_MTL_SOC_M_USB_1                 GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_USB_THC, MTL_M_GPIO_PAD_GRP_IDX_USB_THC, 1)
#define GPIOV2_MTL_SOC_M_USB_2                 GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_USB_THC, MTL_M_GPIO_PAD_GRP_IDX_USB_THC, 2)
#define GPIOV2_MTL_SOC_M_USB_3                 GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_USB_THC, MTL_M_GPIO_PAD_GRP_IDX_USB_THC, 3)
#define GPIOV2_MTL_SOC_M_USB_4                 GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_USB_THC, MTL_M_GPIO_PAD_GRP_IDX_USB_THC, 4)
#define GPIOV2_MTL_SOC_M_USB_5                 GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_USB_THC, MTL_M_GPIO_PAD_GRP_IDX_USB_THC, 5)
#define GPIOV2_MTL_SOC_M_USB_6                 GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_USB_THC, MTL_M_GPIO_PAD_GRP_IDX_USB_THC, 6)
#define GPIOV2_MTL_SOC_M_USB_7                 GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_USB_THC, MTL_M_GPIO_PAD_GRP_IDX_USB_THC, 7)
#define GPIOV2_MTL_SOC_M_TS_0                  GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_USB_THC, MTL_M_GPIO_PAD_GRP_IDX_USB_THC, 8)
#define GPIOV2_MTL_SOC_M_TS_1                  GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_USB_THC, MTL_M_GPIO_PAD_GRP_IDX_USB_THC, 9)
#define GPIOV2_MTL_SOC_M_THC_0                 GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_USB_THC, MTL_M_GPIO_PAD_GRP_IDX_USB_THC, 10)
#define GPIOV2_MTL_SOC_M_THC_1                 GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_USB_THC, MTL_M_GPIO_PAD_GRP_IDX_USB_THC, 11)
#define GPIOV2_MTL_SOC_M_THC_2                 GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_USB_THC, MTL_M_GPIO_PAD_GRP_IDX_USB_THC, 12)
#define GPIOV2_MTL_SOC_M_THC_3                 GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_USB_THC, MTL_M_GPIO_PAD_GRP_IDX_USB_THC, 13)

// Com 4
#define GPIOV2_MTL_SOC_M_GPP_S0                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_S, MTL_M_GPIO_PAD_GRP_IDX_GPP_S, 0)
#define GPIOV2_MTL_SOC_M_GPP_S1                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_S, MTL_M_GPIO_PAD_GRP_IDX_GPP_S, 1)
#define GPIOV2_MTL_SOC_M_GPP_S2                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_S, MTL_M_GPIO_PAD_GRP_IDX_GPP_S, 2)
#define GPIOV2_MTL_SOC_M_GPP_S3                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_S, MTL_M_GPIO_PAD_GRP_IDX_GPP_S, 3)
#define GPIOV2_MTL_SOC_M_GPP_S4                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_S, MTL_M_GPIO_PAD_GRP_IDX_GPP_S, 4)
#define GPIOV2_MTL_SOC_M_GPP_S5                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_S, MTL_M_GPIO_PAD_GRP_IDX_GPP_S, 5)
#define GPIOV2_MTL_SOC_M_GPP_S6                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_S, MTL_M_GPIO_PAD_GRP_IDX_GPP_S, 6)
#define GPIOV2_MTL_SOC_M_GPP_S7                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_S, MTL_M_GPIO_PAD_GRP_IDX_GPP_S, 7)

#define GPIOV2_MTL_SOC_M_MBPB0                 GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_JTAG, MTL_M_GPIO_PAD_GRP_IDX_JTAG, 0)
#define GPIOV2_MTL_SOC_M_MBPB1                 GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_JTAG, MTL_M_GPIO_PAD_GRP_IDX_JTAG, 1)
#define GPIOV2_MTL_SOC_M_MBPB2                 GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_JTAG, MTL_M_GPIO_PAD_GRP_IDX_JTAG, 2)
#define GPIOV2_MTL_SOC_M_MBPB3                 GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_JTAG, MTL_M_GPIO_PAD_GRP_IDX_JTAG, 3)
#define GPIOV2_MTL_SOC_M_JTAG_TDO              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_JTAG, MTL_M_GPIO_PAD_GRP_IDX_JTAG, 4)
#define GPIOV2_MTL_SOC_M_PRDY_B                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_JTAG, MTL_M_GPIO_PAD_GRP_IDX_JTAG, 5)
#define GPIOV2_MTL_SOC_M_PREQ_B                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_JTAG, MTL_M_GPIO_PAD_GRP_IDX_JTAG, 6)
#define GPIOV2_MTL_SOC_M_JTAG_TDI              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_JTAG, MTL_M_GPIO_PAD_GRP_IDX_JTAG, 7)
#define GPIOV2_MTL_SOC_M_JTAG_TMS              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_JTAG, MTL_M_GPIO_PAD_GRP_IDX_JTAG, 8)
#define GPIOV2_MTL_SOC_M_JTAG_TCK              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_JTAG, MTL_M_GPIO_PAD_GRP_IDX_JTAG, 9)
#define GPIOV2_MTL_SOC_M_DBG_PMODE             GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_JTAG, MTL_M_GPIO_PAD_GRP_IDX_JTAG, 10)
#define GPIOV2_MTL_SOC_M_JTAG_TRST_B           GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_JTAG, MTL_M_GPIO_PAD_GRP_IDX_JTAG, 11)

// Com 5
#define GPIOV2_MTL_SOC_M_GPP_B0                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_B, MTL_M_GPIO_PAD_GRP_IDX_GPP_B, 0)
#define GPIOV2_MTL_SOC_M_GPP_B1                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_B, MTL_M_GPIO_PAD_GRP_IDX_GPP_B, 1)
#define GPIOV2_MTL_SOC_M_GPP_B2                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_B, MTL_M_GPIO_PAD_GRP_IDX_GPP_B, 2)
#define GPIOV2_MTL_SOC_M_GPP_B3                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_B, MTL_M_GPIO_PAD_GRP_IDX_GPP_B, 3)
#define GPIOV2_MTL_SOC_M_GPP_B4                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_B, MTL_M_GPIO_PAD_GRP_IDX_GPP_B, 4)
#define GPIOV2_MTL_SOC_M_GPP_B5                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_B, MTL_M_GPIO_PAD_GRP_IDX_GPP_B, 5)
#define GPIOV2_MTL_SOC_M_GPP_B6                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_B, MTL_M_GPIO_PAD_GRP_IDX_GPP_B, 6)
#define GPIOV2_MTL_SOC_M_GPP_B7                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_B, MTL_M_GPIO_PAD_GRP_IDX_GPP_B, 7)
#define GPIOV2_MTL_SOC_M_GPP_B8                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_B, MTL_M_GPIO_PAD_GRP_IDX_GPP_B, 8)
#define GPIOV2_MTL_SOC_M_GPP_B9                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_B, MTL_M_GPIO_PAD_GRP_IDX_GPP_B, 9)
#define GPIOV2_MTL_SOC_M_GPP_B10               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_B, MTL_M_GPIO_PAD_GRP_IDX_GPP_B, 10)
#define GPIOV2_MTL_SOC_M_GPP_B11               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_B, MTL_M_GPIO_PAD_GRP_IDX_GPP_B, 11)
#define GPIOV2_MTL_SOC_M_GPP_B12               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_B, MTL_M_GPIO_PAD_GRP_IDX_GPP_B, 12)
#define GPIOV2_MTL_SOC_M_GPP_B13               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_B, MTL_M_GPIO_PAD_GRP_IDX_GPP_B, 13)
#define GPIOV2_MTL_SOC_M_GPP_B14               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_B, MTL_M_GPIO_PAD_GRP_IDX_GPP_B, 14)
#define GPIOV2_MTL_SOC_M_GPP_B15               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_B, MTL_M_GPIO_PAD_GRP_IDX_GPP_B, 15)
#define GPIOV2_MTL_SOC_M_GPP_B16               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_B, MTL_M_GPIO_PAD_GRP_IDX_GPP_B, 16)
#define GPIOV2_MTL_SOC_M_GPP_B17               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_B, MTL_M_GPIO_PAD_GRP_IDX_GPP_B, 17)
#define GPIOV2_MTL_SOC_M_GPP_B18               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_B, MTL_M_GPIO_PAD_GRP_IDX_GPP_B, 18)
#define GPIOV2_MTL_SOC_M_GPP_B19               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_B, MTL_M_GPIO_PAD_GRP_IDX_GPP_B, 19)
#define GPIOV2_MTL_SOC_M_GPP_B20               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_B, MTL_M_GPIO_PAD_GRP_IDX_GPP_B, 20)
#define GPIOV2_MTL_SOC_M_GPP_B21               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_B, MTL_M_GPIO_PAD_GRP_IDX_GPP_B, 21)
#define GPIOV2_MTL_SOC_M_GPP_B22               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_B, MTL_M_GPIO_PAD_GRP_IDX_GPP_B, 22)
#define GPIOV2_MTL_SOC_M_GPP_B23               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_B, MTL_M_GPIO_PAD_GRP_IDX_GPP_B, 23)
#define GPIOV2_MTL_SOC_M_ISHI3C0_CLK_LOOPBK    GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_B, MTL_M_GPIO_PAD_GRP_IDX_GPP_B, 24)

#define GPIOV2_MTL_SOC_M_GPP_D0                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_D, MTL_M_GPIO_PAD_GRP_IDX_GPP_D, 0)
#define GPIOV2_MTL_SOC_M_GPP_D1                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_D, MTL_M_GPIO_PAD_GRP_IDX_GPP_D, 1)
#define GPIOV2_MTL_SOC_M_GPP_D2                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_D, MTL_M_GPIO_PAD_GRP_IDX_GPP_D, 2)
#define GPIOV2_MTL_SOC_M_GPP_D3                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_D, MTL_M_GPIO_PAD_GRP_IDX_GPP_D, 3)
#define GPIOV2_MTL_SOC_M_GPP_D4                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_D, MTL_M_GPIO_PAD_GRP_IDX_GPP_D, 4)
#define GPIOV2_MTL_SOC_M_GPP_D5                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_D, MTL_M_GPIO_PAD_GRP_IDX_GPP_D, 5)
#define GPIOV2_MTL_SOC_M_GPP_D6                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_D, MTL_M_GPIO_PAD_GRP_IDX_GPP_D, 6)
#define GPIOV2_MTL_SOC_M_GPP_D7                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_D, MTL_M_GPIO_PAD_GRP_IDX_GPP_D, 7)
#define GPIOV2_MTL_SOC_M_GPP_D8                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_D, MTL_M_GPIO_PAD_GRP_IDX_GPP_D, 8)
#define GPIOV2_MTL_SOC_M_GPP_D9                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_D, MTL_M_GPIO_PAD_GRP_IDX_GPP_D, 9)
#define GPIOV2_MTL_SOC_M_GPP_D10               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_D, MTL_M_GPIO_PAD_GRP_IDX_GPP_D, 10)
#define GPIOV2_MTL_SOC_M_GPP_D11               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_D, MTL_M_GPIO_PAD_GRP_IDX_GPP_D, 11)
#define GPIOV2_MTL_SOC_M_GPP_D12               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_D, MTL_M_GPIO_PAD_GRP_IDX_GPP_D, 12)
#define GPIOV2_MTL_SOC_M_GPP_D13               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_D, MTL_M_GPIO_PAD_GRP_IDX_GPP_D, 13)
#define GPIOV2_MTL_SOC_M_GPP_D14               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_D, MTL_M_GPIO_PAD_GRP_IDX_GPP_D, 14)
#define GPIOV2_MTL_SOC_M_GPP_D15               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_D, MTL_M_GPIO_PAD_GRP_IDX_GPP_D, 15)
#define GPIOV2_MTL_SOC_M_GPP_D16               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_D, MTL_M_GPIO_PAD_GRP_IDX_GPP_D, 16)
#define GPIOV2_MTL_SOC_M_GPP_D17               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_D, MTL_M_GPIO_PAD_GRP_IDX_GPP_D, 17)
#define GPIOV2_MTL_SOC_M_GPP_D18               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_D, MTL_M_GPIO_PAD_GRP_IDX_GPP_D, 18)
#define GPIOV2_MTL_SOC_M_GPP_D19               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_D, MTL_M_GPIO_PAD_GRP_IDX_GPP_D, 19)
#define GPIOV2_MTL_SOC_M_GPP_D20               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_D, MTL_M_GPIO_PAD_GRP_IDX_GPP_D, 20)
#define GPIOV2_MTL_SOC_M_GPP_D21               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_D, MTL_M_GPIO_PAD_GRP_IDX_GPP_D, 21)
#define GPIOV2_MTL_SOC_M_GPP_D22               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_D, MTL_M_GPIO_PAD_GRP_IDX_GPP_D, 22)
#define GPIOV2_MTL_SOC_M_GPP_D23               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_D, MTL_M_GPIO_PAD_GRP_IDX_GPP_D, 23)
#define GPIOV2_MTL_SOC_M_BOOTHALT_B            GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_GPP_D, MTL_M_GPIO_PAD_GRP_IDX_GPP_D, 24)

#define GPIOV2_MTL_SOC_M_VGPIO0                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_VGPIO, MTL_M_GPIO_PAD_GRP_IDX_VGPIO,  0x00)
#define GPIOV2_MTL_SOC_M_VGPIO4                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_VGPIO, MTL_M_GPIO_PAD_GRP_IDX_VGPIO,  0x01)
#define GPIOV2_MTL_SOC_M_VGPIO5                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_VGPIO, MTL_M_GPIO_PAD_GRP_IDX_VGPIO,  0x02)
#define GPIOV2_MTL_SOC_M_VGPIO6                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_VGPIO, MTL_M_GPIO_PAD_GRP_IDX_VGPIO,  0x03)
#define GPIOV2_MTL_SOC_M_VGPIO7                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_VGPIO, MTL_M_GPIO_PAD_GRP_IDX_VGPIO,  0x04)
#define GPIOV2_MTL_SOC_M_VGPIO8                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_VGPIO, MTL_M_GPIO_PAD_GRP_IDX_VGPIO,  0x05)
#define GPIOV2_MTL_SOC_M_VGPIO9                GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_VGPIO, MTL_M_GPIO_PAD_GRP_IDX_VGPIO,  0x06)
#define GPIOV2_MTL_SOC_M_VGPIO10               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_VGPIO, MTL_M_GPIO_PAD_GRP_IDX_VGPIO,  0x07)
#define GPIOV2_MTL_SOC_M_VGPIO11               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_VGPIO, MTL_M_GPIO_PAD_GRP_IDX_VGPIO,  0x08)
#define GPIOV2_MTL_SOC_M_VGPIO12               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_VGPIO, MTL_M_GPIO_PAD_GRP_IDX_VGPIO,  0x09)
#define GPIOV2_MTL_SOC_M_VGPIO13               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_VGPIO, MTL_M_GPIO_PAD_GRP_IDX_VGPIO,  0x0A)
#define GPIOV2_MTL_SOC_M_VGPIO18               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_VGPIO, MTL_M_GPIO_PAD_GRP_IDX_VGPIO,  0x0B)
#define GPIOV2_MTL_SOC_M_VGPIO19               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_VGPIO, MTL_M_GPIO_PAD_GRP_IDX_VGPIO,  0x0C)
#define GPIOV2_MTL_SOC_M_VGPIO20               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_VGPIO, MTL_M_GPIO_PAD_GRP_IDX_VGPIO,  0x0D)
#define GPIOV2_MTL_SOC_M_VGPIO21               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_VGPIO, MTL_M_GPIO_PAD_GRP_IDX_VGPIO,  0x0E)
#define GPIOV2_MTL_SOC_M_VGPIO22               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_VGPIO, MTL_M_GPIO_PAD_GRP_IDX_VGPIO,  0x0F)
#define GPIOV2_MTL_SOC_M_VGPIO23               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_VGPIO, MTL_M_GPIO_PAD_GRP_IDX_VGPIO,  0x10)
#define GPIOV2_MTL_SOC_M_VGPIO24               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_VGPIO, MTL_M_GPIO_PAD_GRP_IDX_VGPIO,  0x11)
#define GPIOV2_MTL_SOC_M_VGPIO25               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_VGPIO, MTL_M_GPIO_PAD_GRP_IDX_VGPIO,  0x12)
#define GPIOV2_MTL_SOC_M_VGPIO30               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_VGPIO, MTL_M_GPIO_PAD_GRP_IDX_VGPIO,  0x13)
#define GPIOV2_MTL_SOC_M_VGPIO31               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_VGPIO, MTL_M_GPIO_PAD_GRP_IDX_VGPIO,  0x14)
#define GPIOV2_MTL_SOC_M_VGPIO32               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_VGPIO, MTL_M_GPIO_PAD_GRP_IDX_VGPIO,  0x15)
#define GPIOV2_MTL_SOC_M_VGPIO33               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_VGPIO, MTL_M_GPIO_PAD_GRP_IDX_VGPIO,  0x16)
#define GPIOV2_MTL_SOC_M_VGPIO34               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_VGPIO, MTL_M_GPIO_PAD_GRP_IDX_VGPIO,  0x17)
#define GPIOV2_MTL_SOC_M_VGPIO35               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_VGPIO, MTL_M_GPIO_PAD_GRP_IDX_VGPIO,  0x18)
#define GPIOV2_MTL_SOC_M_VGPIO36               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_VGPIO, MTL_M_GPIO_PAD_GRP_IDX_VGPIO,  0x19)
#define GPIOV2_MTL_SOC_M_VGPIO37               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_VGPIO, MTL_M_GPIO_PAD_GRP_IDX_VGPIO,  0x1A)
#define GPIOV2_MTL_SOC_M_VGPIO40               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_VGPIO, MTL_M_GPIO_PAD_GRP_IDX_VGPIO,  0x1B)
#define GPIOV2_MTL_SOC_M_VGPIO41               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_VGPIO, MTL_M_GPIO_PAD_GRP_IDX_VGPIO,  0x1C)
#define GPIOV2_MTL_SOC_M_VGPIO42               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_VGPIO, MTL_M_GPIO_PAD_GRP_IDX_VGPIO,  0x1D)
#define GPIOV2_MTL_SOC_M_VGPIO43               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_VGPIO, MTL_M_GPIO_PAD_GRP_IDX_VGPIO,  0x1E)
#define GPIOV2_MTL_SOC_M_VGPIO44               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_VGPIO, MTL_M_GPIO_PAD_GRP_IDX_VGPIO,  0x1F)
#define GPIOV2_MTL_SOC_M_VGPIO45               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_VGPIO, MTL_M_GPIO_PAD_GRP_IDX_VGPIO,  0x20)
#define GPIOV2_MTL_SOC_M_VGPIO46               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_VGPIO, MTL_M_GPIO_PAD_GRP_IDX_VGPIO,  0x21)
#define GPIOV2_MTL_SOC_M_VGPIO47               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_M_CHIPSET_ID, 0, MTL_M_GPIO_PAD_COM_IDX_VGPIO, MTL_M_GPIO_PAD_GRP_IDX_VGPIO,  0x22)


// Com 0
#define MTL_S_GPIO_PAD_COM_IDX_GPP_A        0
#define MTL_S_GPIO_PAD_COM_IDX_VGPIO_0      0
#define MTL_S_GPIO_PAD_COM_IDX_GPP_C        0
// Com 1
#define MTL_S_GPIO_PAD_COM_IDX_GPP_B        1
#define MTL_S_GPIO_PAD_COM_IDX_VGPIO_3      1
#define MTL_S_GPIO_PAD_COM_IDX_GPP_D        1
// Com 2
// Com 3
#define MTL_S_GPIO_PAD_COM_IDX_JTAG         2
#define MTL_S_GPIO_PAD_COM_IDX_VGPIO_4      2

// Com 0
#define MTL_S_GPIO_PAD_GRP_IDX_GPP_A            0
#define MTL_S_GPIO_PAD_GRP_IDX_VGPIO_0          1
#define MTL_S_GPIO_PAD_GRP_IDX_GPP_C            2
// Com 1
#define MTL_S_GPIO_PAD_GRP_IDX_GPP_B            0
#define MTL_S_GPIO_PAD_GRP_IDX_VGPIO_3          1
#define MTL_S_GPIO_PAD_GRP_IDX_GPP_D            2
// Com 2
// Com 3
#define MTL_S_GPIO_PAD_GRP_IDX_JTAG             0
#define MTL_S_GPIO_PAD_GRP_IDX_VGPIO_4          1

//
// GPIO Group defines
//
// Com 0
#define GPIOV2_MTL_SOC_S_GROUP_A               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_A, MTL_S_GPIO_PAD_GRP_IDX_GPP_A, 0xFF)
#define GPIOV2_MTL_SOC_S_GROUP_VGPIO0          GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_VGPIO_0, MTL_S_GPIO_PAD_GRP_IDX_VGPIO_0, 0xFF)
#define GPIOV2_MTL_SOC_S_GROUP_C               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_C, MTL_S_GPIO_PAD_GRP_IDX_GPP_C, 0xFF)
// Com 1
#define GPIOV2_MTL_SOC_S_GROUP_B               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_B, MTL_S_GPIO_PAD_GRP_IDX_GPP_B, 0xFF)
#define GPIOV2_MTL_SOC_S_GROUP_VGPIO3          GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_VGPIO_3, MTL_S_GPIO_PAD_GRP_IDX_VGPIO_3, 0xFF)
#define GPIOV2_MTL_SOC_S_GROUP_D               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_D, MTL_S_GPIO_PAD_GRP_IDX_GPP_D, 0xFF)
// Com 3
#define GPIOV2_MTL_SOC_S_GROUP_JTAG            GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_JTAG, MTL_S_GPIO_PAD_GRP_IDX_JTAG, 0xFF)
#define GPIOV2_MTL_SOC_S_GROUP_VGPIO4          GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_VGPIO_4, MTL_S_GPIO_PAD_GRP_IDX_VGPIO_4, 0xFF)


//
// MTL SoC-S GPIO pins
//
// COM0
#define GPIOV2_MTL_SOC_S_GPP_A0               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_A, MTL_S_GPIO_PAD_GRP_IDX_GPP_A, 0)
#define GPIOV2_MTL_SOC_S_GPP_A1               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_A, MTL_S_GPIO_PAD_GRP_IDX_GPP_A, 1)
#define GPIOV2_MTL_SOC_S_GPP_A2               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_A, MTL_S_GPIO_PAD_GRP_IDX_GPP_A, 2)
#define GPIOV2_MTL_SOC_S_GPP_A3               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_A, MTL_S_GPIO_PAD_GRP_IDX_GPP_A, 3)
#define GPIOV2_MTL_SOC_S_GPP_A4               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_A, MTL_S_GPIO_PAD_GRP_IDX_GPP_A, 4)
#define GPIOV2_MTL_SOC_S_GPP_A5               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_A, MTL_S_GPIO_PAD_GRP_IDX_GPP_A, 5)
#define GPIOV2_MTL_SOC_S_GPP_A6               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_A, MTL_S_GPIO_PAD_GRP_IDX_GPP_A, 6)
#define GPIOV2_MTL_SOC_S_GPP_A7               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_A, MTL_S_GPIO_PAD_GRP_IDX_GPP_A, 7)
#define GPIOV2_MTL_SOC_S_GPP_A8               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_A, MTL_S_GPIO_PAD_GRP_IDX_GPP_A, 8)
#define GPIOV2_MTL_SOC_S_GPP_A9               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_A, MTL_S_GPIO_PAD_GRP_IDX_GPP_A, 9)
#define GPIOV2_MTL_SOC_S_GPP_A10              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_A, MTL_S_GPIO_PAD_GRP_IDX_GPP_A, 10)
#define GPIOV2_MTL_SOC_S_GPP_A11              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_A, MTL_S_GPIO_PAD_GRP_IDX_GPP_A, 11)
#define GPIOV2_MTL_SOC_S_GPP_A12              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_A, MTL_S_GPIO_PAD_GRP_IDX_GPP_A, 12)
#define GPIOV2_MTL_SOC_S_GPP_A13              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_A, MTL_S_GPIO_PAD_GRP_IDX_GPP_A, 13)
#define GPIOV2_MTL_SOC_S_GPP_A14              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_A, MTL_S_GPIO_PAD_GRP_IDX_GPP_A, 14)
#define GPIOV2_MTL_SOC_S_GPP_A15              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_A, MTL_S_GPIO_PAD_GRP_IDX_GPP_A, 15)
#define GPIOV2_MTL_SOC_S_GPP_A16              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_A, MTL_S_GPIO_PAD_GRP_IDX_GPP_A, 16)
#define GPIOV2_MTL_SOC_S_GPP_A17              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_A, MTL_S_GPIO_PAD_GRP_IDX_GPP_A, 17)
#define GPIOV2_MTL_SOC_S_GPP_A18              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_A, MTL_S_GPIO_PAD_GRP_IDX_GPP_A, 18)
#define GPIOV2_MTL_SOC_S_GPP_A19              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_A, MTL_S_GPIO_PAD_GRP_IDX_GPP_A, 19)
#define GPIOV2_MTL_SOC_S_GPP_A20              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_A, MTL_S_GPIO_PAD_GRP_IDX_GPP_A, 20)
#define GPIOV2_MTL_SOC_S_GPP_A21              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_A, MTL_S_GPIO_PAD_GRP_IDX_GPP_A, 21)
#define GPIOV2_MTL_SOC_S_GPP_A22              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_A, MTL_S_GPIO_PAD_GRP_IDX_GPP_A, 22)
#define GPIOV2_MTL_SOC_S_GPP_A23              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_A, MTL_S_GPIO_PAD_GRP_IDX_GPP_A, 23)
#define GPIOV2_MTL_SOC_S_RTCCLKIN             GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_A, MTL_S_GPIO_PAD_GRP_IDX_GPP_A, 24)
#define GPIOV2_MTL_SOC_S_RESET_SYNC_B         GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_A, MTL_S_GPIO_PAD_GRP_IDX_GPP_A, 25)
#define GPIOV2_MTL_SOC_S_PCH_PWROK            GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_A, MTL_S_GPIO_PAD_GRP_IDX_GPP_A, 26)
#define GPIOV2_MTL_SOC_S_ESPI_CLK_LOOPBACK    GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_A, MTL_S_GPIO_PAD_GRP_IDX_GPP_A, 27)

#define GPIOV2_MTL_SOC_S_VGPIO_LPC_0          GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_VGPIO_0, MTL_S_GPIO_PAD_GRP_IDX_VGPIO_0, 0)
#define GPIOV2_MTL_SOC_S_VGPIO_LPC_1          GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_VGPIO_0, MTL_S_GPIO_PAD_GRP_IDX_VGPIO_0, 1)
#define GPIOV2_MTL_SOC_S_VGPIO_LPC_2          GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_VGPIO_0, MTL_S_GPIO_PAD_GRP_IDX_VGPIO_0, 2)
#define GPIOV2_MTL_SOC_S_VGPIO_LPC_3          GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_VGPIO_0, MTL_S_GPIO_PAD_GRP_IDX_VGPIO_0, 3)
#define GPIOV2_MTL_SOC_S_VGPIO_LPC_4          GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_VGPIO_0, MTL_S_GPIO_PAD_GRP_IDX_VGPIO_0, 4)
#define GPIOV2_MTL_SOC_S_VGPIO_EC_SCI         GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_VGPIO_0, MTL_S_GPIO_PAD_GRP_IDX_VGPIO_0, 5)
#define GPIOV2_MTL_SOC_S_VGPIO_EC_SCI1        GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_VGPIO_0, MTL_S_GPIO_PAD_GRP_IDX_VGPIO_0, 6)

#define GPIOV2_MTL_SOC_S_GPP_C0               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_C, MTL_S_GPIO_PAD_GRP_IDX_GPP_C, 0)
#define GPIOV2_MTL_SOC_S_GPP_C1               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_C, MTL_S_GPIO_PAD_GRP_IDX_GPP_C, 1)
#define GPIOV2_MTL_SOC_S_GPP_C2               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_C, MTL_S_GPIO_PAD_GRP_IDX_GPP_C, 2)
#define GPIOV2_MTL_SOC_S_GPP_C3               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_C, MTL_S_GPIO_PAD_GRP_IDX_GPP_C, 3)
#define GPIOV2_MTL_SOC_S_GPP_C4               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_C, MTL_S_GPIO_PAD_GRP_IDX_GPP_C, 4)
#define GPIOV2_MTL_SOC_S_GPP_C5               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_C, MTL_S_GPIO_PAD_GRP_IDX_GPP_C, 5)
#define GPIOV2_MTL_SOC_S_GPP_C6               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_C, MTL_S_GPIO_PAD_GRP_IDX_GPP_C, 6)
#define GPIOV2_MTL_SOC_S_GPP_C7               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_C, MTL_S_GPIO_PAD_GRP_IDX_GPP_C, 7)
#define GPIOV2_MTL_SOC_S_GPP_C8               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_C, MTL_S_GPIO_PAD_GRP_IDX_GPP_C, 8)
#define GPIOV2_MTL_SOC_S_GPP_C9               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_C, MTL_S_GPIO_PAD_GRP_IDX_GPP_C, 9)
#define GPIOV2_MTL_SOC_S_GPP_C10              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_C, MTL_S_GPIO_PAD_GRP_IDX_GPP_C, 10)
#define GPIOV2_MTL_SOC_S_GPP_C11              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_C, MTL_S_GPIO_PAD_GRP_IDX_GPP_C, 11)
#define GPIOV2_MTL_SOC_S_GPP_C12              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_C, MTL_S_GPIO_PAD_GRP_IDX_GPP_C, 12)
#define GPIOV2_MTL_SOC_S_GPP_C13              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_C, MTL_S_GPIO_PAD_GRP_IDX_GPP_C, 13)
#define GPIOV2_MTL_SOC_S_GPP_C14              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_C, MTL_S_GPIO_PAD_GRP_IDX_GPP_C, 14)
#define GPIOV2_MTL_SOC_S_GPP_C15              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_C, MTL_S_GPIO_PAD_GRP_IDX_GPP_C, 15)
#define GPIOV2_MTL_SOC_S_GPP_C16              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_C, MTL_S_GPIO_PAD_GRP_IDX_GPP_C, 16)
#define GPIOV2_MTL_SOC_S_GPP_C17              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_C, MTL_S_GPIO_PAD_GRP_IDX_GPP_C, 17)
#define GPIOV2_MTL_SOC_S_GPP_C18              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_C, MTL_S_GPIO_PAD_GRP_IDX_GPP_C, 18)
#define GPIOV2_MTL_SOC_S_GPP_C19              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_C, MTL_S_GPIO_PAD_GRP_IDX_GPP_C, 19)
#define GPIOV2_MTL_SOC_S_GPP_C20              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_C, MTL_S_GPIO_PAD_GRP_IDX_GPP_C, 20)
#define GPIOV2_MTL_SOC_S_GPP_C21              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_C, MTL_S_GPIO_PAD_GRP_IDX_GPP_C, 21)
#define GPIOV2_MTL_SOC_S_GPP_C22              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_C, MTL_S_GPIO_PAD_GRP_IDX_GPP_C, 22)
#define GPIOV2_MTL_SOC_S_GPP_C23              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_C, MTL_S_GPIO_PAD_GRP_IDX_GPP_C, 23)
#define GPIOV2_MTL_SOC_S_GPP_C24              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_C, MTL_S_GPIO_PAD_GRP_IDX_GPP_C, 24)
#define GPIOV2_MTL_SOC_S_GPP_C25              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_C, MTL_S_GPIO_PAD_GRP_IDX_GPP_C, 25)
#define GPIOV2_MTL_SOC_S_GPP_C26              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_C, MTL_S_GPIO_PAD_GRP_IDX_GPP_C, 26)

// COM1
#define GPIOV2_MTL_SOC_S_GPP_B0               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_B, MTL_S_GPIO_PAD_GRP_IDX_GPP_B, 0)
#define GPIOV2_MTL_SOC_S_GPP_B1               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_B, MTL_S_GPIO_PAD_GRP_IDX_GPP_B, 1)
#define GPIOV2_MTL_SOC_S_GPP_B2               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_B, MTL_S_GPIO_PAD_GRP_IDX_GPP_B, 2)
#define GPIOV2_MTL_SOC_S_GPP_B3               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_B, MTL_S_GPIO_PAD_GRP_IDX_GPP_B, 3)
#define GPIOV2_MTL_SOC_S_GPP_B4               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_B, MTL_S_GPIO_PAD_GRP_IDX_GPP_B, 4)
#define GPIOV2_MTL_SOC_S_GPP_B5               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_B, MTL_S_GPIO_PAD_GRP_IDX_GPP_B, 5)
#define GPIOV2_MTL_SOC_S_GPP_B6               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_B, MTL_S_GPIO_PAD_GRP_IDX_GPP_B, 6)
#define GPIOV2_MTL_SOC_S_GPP_B7               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_B, MTL_S_GPIO_PAD_GRP_IDX_GPP_B, 7)
#define GPIOV2_MTL_SOC_S_GPP_B8               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_B, MTL_S_GPIO_PAD_GRP_IDX_GPP_B, 8)
#define GPIOV2_MTL_SOC_S_GPP_B9               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_B, MTL_S_GPIO_PAD_GRP_IDX_GPP_B, 9)
#define GPIOV2_MTL_SOC_S_GPP_B10              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_B, MTL_S_GPIO_PAD_GRP_IDX_GPP_B, 10)
#define GPIOV2_MTL_SOC_S_GPP_B11              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_B, MTL_S_GPIO_PAD_GRP_IDX_GPP_B, 11)
#define GPIOV2_MTL_SOC_S_GPP_B12              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_B, MTL_S_GPIO_PAD_GRP_IDX_GPP_B, 12)
#define GPIOV2_MTL_SOC_S_GPP_B13              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_B, MTL_S_GPIO_PAD_GRP_IDX_GPP_B, 13)
#define GPIOV2_MTL_SOC_S_GPP_B14              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_B, MTL_S_GPIO_PAD_GRP_IDX_GPP_B, 14)
#define GPIOV2_MTL_SOC_S_GPP_B15              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_B, MTL_S_GPIO_PAD_GRP_IDX_GPP_B, 15)
#define GPIOV2_MTL_SOC_S_GPP_B16              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_B, MTL_S_GPIO_PAD_GRP_IDX_GPP_B, 16)
#define GPIOV2_MTL_SOC_S_GPP_B17              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_B, MTL_S_GPIO_PAD_GRP_IDX_GPP_B, 17)
#define GPIOV2_MTL_SOC_S_GPP_B18              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_B, MTL_S_GPIO_PAD_GRP_IDX_GPP_B, 18)
#define GPIOV2_MTL_SOC_S_GPP_B19              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_B, MTL_S_GPIO_PAD_GRP_IDX_GPP_B, 19)

#define GPIOV2_MTL_SOC_S_VGPIO_USB_0          GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_VGPIO_3, MTL_S_GPIO_PAD_GRP_IDX_VGPIO_3, 0)
#define GPIOV2_MTL_SOC_S_VGPIO_USB_1          GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_VGPIO_3, MTL_S_GPIO_PAD_GRP_IDX_VGPIO_3, 1)
#define GPIOV2_MTL_SOC_S_VGPIO_USB_2          GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_VGPIO_3, MTL_S_GPIO_PAD_GRP_IDX_VGPIO_3, 2)
#define GPIOV2_MTL_SOC_S_VGPIO_USB_3          GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_VGPIO_3, MTL_S_GPIO_PAD_GRP_IDX_VGPIO_3, 3)
#define GPIOV2_MTL_SOC_S_VGPIO_PCIE_80        GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_VGPIO_3, MTL_S_GPIO_PAD_GRP_IDX_VGPIO_3, 4)
#define GPIOV2_MTL_SOC_S_VGPIO_TS_0           GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_VGPIO_3, MTL_S_GPIO_PAD_GRP_IDX_VGPIO_3, 5)
#define GPIOV2_MTL_SOC_S_VGPIO_TS_1           GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_VGPIO_3, MTL_S_GPIO_PAD_GRP_IDX_VGPIO_3, 6)

#define GPIOV2_MTL_SOC_S_GPP_D0               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_D, MTL_S_GPIO_PAD_GRP_IDX_GPP_D, 0)
#define GPIOV2_MTL_SOC_S_GPP_D1               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_D, MTL_S_GPIO_PAD_GRP_IDX_GPP_D, 1)
#define GPIOV2_MTL_SOC_S_GPP_D2               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_D, MTL_S_GPIO_PAD_GRP_IDX_GPP_D, 2)
#define GPIOV2_MTL_SOC_S_GPP_D3               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_D, MTL_S_GPIO_PAD_GRP_IDX_GPP_D, 3)
#define GPIOV2_MTL_SOC_S_GPP_D4               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_D, MTL_S_GPIO_PAD_GRP_IDX_GPP_D, 4)
#define GPIOV2_MTL_SOC_S_GPP_D5               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_D, MTL_S_GPIO_PAD_GRP_IDX_GPP_D, 5)
#define GPIOV2_MTL_SOC_S_GPP_D6               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_D, MTL_S_GPIO_PAD_GRP_IDX_GPP_D, 6)
#define GPIOV2_MTL_SOC_S_GPP_D7               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_D, MTL_S_GPIO_PAD_GRP_IDX_GPP_D, 7)
#define GPIOV2_MTL_SOC_S_GPP_D8               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_D, MTL_S_GPIO_PAD_GRP_IDX_GPP_D, 8)
#define GPIOV2_MTL_SOC_S_GPP_D9               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_D, MTL_S_GPIO_PAD_GRP_IDX_GPP_D, 9)
#define GPIOV2_MTL_SOC_S_GPP_D10              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_D, MTL_S_GPIO_PAD_GRP_IDX_GPP_D, 10)
#define GPIOV2_MTL_SOC_S_GPP_D11              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_D, MTL_S_GPIO_PAD_GRP_IDX_GPP_D, 11)
#define GPIOV2_MTL_SOC_S_GPP_D12              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_D, MTL_S_GPIO_PAD_GRP_IDX_GPP_D, 12)
#define GPIOV2_MTL_SOC_S_GPP_D13              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_D, MTL_S_GPIO_PAD_GRP_IDX_GPP_D, 13)
#define GPIOV2_MTL_SOC_S_GPP_D14              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_D, MTL_S_GPIO_PAD_GRP_IDX_GPP_D, 14)
#define GPIOV2_MTL_SOC_S_GPP_D15              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_D, MTL_S_GPIO_PAD_GRP_IDX_GPP_D, 15)
#define GPIOV2_MTL_SOC_S_GPP_D16              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_D, MTL_S_GPIO_PAD_GRP_IDX_GPP_D, 16)
#define GPIOV2_MTL_SOC_S_GPP_D17              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_D, MTL_S_GPIO_PAD_GRP_IDX_GPP_D, 17)
#define GPIOV2_MTL_SOC_S_GPP_D18              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_D, MTL_S_GPIO_PAD_GRP_IDX_GPP_D, 18)
#define GPIOV2_MTL_SOC_S_GPP_D19              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_D, MTL_S_GPIO_PAD_GRP_IDX_GPP_D, 19)
#define GPIOV2_MTL_SOC_S_GPP_D20              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_D, MTL_S_GPIO_PAD_GRP_IDX_GPP_D, 20)
#define GPIOV2_MTL_SOC_S_GPP_D21              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_D, MTL_S_GPIO_PAD_GRP_IDX_GPP_D, 21)
#define GPIOV2_MTL_SOC_S_GPP_D22              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_D, MTL_S_GPIO_PAD_GRP_IDX_GPP_D, 22)
#define GPIOV2_MTL_SOC_S_GPP_D23              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_GPP_D, MTL_S_GPIO_PAD_GRP_IDX_GPP_D, 23)

// COM2
// COM3
#define GPIOV2_MTL_SOC_S_PECI                 GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_JTAG, MTL_S_GPIO_PAD_GRP_IDX_JTAG, 0)
#define GPIOV2_MTL_SOC_S_VIDSOUT              GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_JTAG, MTL_S_GPIO_PAD_GRP_IDX_JTAG, 1)
#define GPIOV2_MTL_SOC_S_VIDSCK               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_JTAG, MTL_S_GPIO_PAD_GRP_IDX_JTAG, 2)
#define GPIOV2_MTL_SOC_S_VIDALERT_B           GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_JTAG, MTL_S_GPIO_PAD_GRP_IDX_JTAG, 3)
#define GPIOV2_MTL_SOC_S_JTAG_MBPB_0          GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_JTAG, MTL_S_GPIO_PAD_GRP_IDX_JTAG, 4)
#define GPIOV2_MTL_SOC_S_JTAG_MBPB_1          GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_JTAG, MTL_S_GPIO_PAD_GRP_IDX_JTAG, 5)
#define GPIOV2_MTL_SOC_S_JTAG_MBPB_2          GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_JTAG, MTL_S_GPIO_PAD_GRP_IDX_JTAG, 6)
#define GPIOV2_MTL_SOC_S_JTAG_MBPB_3          GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_JTAG, MTL_S_GPIO_PAD_GRP_IDX_JTAG, 7)
#define GPIOV2_MTL_SOC_S_JTAG_TDO             GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_JTAG, MTL_S_GPIO_PAD_GRP_IDX_JTAG, 8)
#define GPIOV2_MTL_SOC_S_PRDY_B               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_JTAG, MTL_S_GPIO_PAD_GRP_IDX_JTAG, 9)
#define GPIOV2_MTL_SOC_S_PREQ_B               GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_JTAG, MTL_S_GPIO_PAD_GRP_IDX_JTAG, 10)
#define GPIOV2_MTL_SOC_S_JTAG_TDI             GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_JTAG, MTL_S_GPIO_PAD_GRP_IDX_JTAG, 11)
#define GPIOV2_MTL_SOC_S_JTAG_TMS             GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_JTAG, MTL_S_GPIO_PAD_GRP_IDX_JTAG, 12)
#define GPIOV2_MTL_SOC_S_JTAG_TCK             GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_JTAG, MTL_S_GPIO_PAD_GRP_IDX_JTAG, 13)
#define GPIOV2_MTL_SOC_S_JTAG_PMODE           GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_JTAG, MTL_S_GPIO_PAD_GRP_IDX_JTAG, 14)
#define GPIOV2_MTL_SOC_S_JTAG_TRST_B          GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_JTAG, MTL_S_GPIO_PAD_GRP_IDX_JTAG, 15)

#define GPIOV2_MTL_SOC_S_VGPIO_ISCLK0         GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_VGPIO_4, MTL_S_GPIO_PAD_GRP_IDX_VGPIO_4, 0)
#define GPIOV2_MTL_SOC_S_VGPIO_ISCLK1         GPIOV2_PAD_ID(0, GPIOV2_MTL_SOC_S_CHIPSET_ID, 0, MTL_S_GPIO_PAD_COM_IDX_VGPIO_4, MTL_S_GPIO_PAD_GRP_IDX_VGPIO_4, 1)


//*********************************************************************
//                    MTL-SOC-S Pins End                            *
//*********************************************************************
#endif
